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电路设计,
FREQ_HZ bus parameter is missing for output clock interface
这是因为设计的模块接口里有clock（时钟）输出，但是没有特别指定相关FREQ参数，因此在与其它IP连接后，会报一个Warning。
解决方法：
原来的写法：
output bram_port_b_clk;
参考官方模组的写法修改如下：
(* X_INTERFACE_INFO = "xilinx.com:signal:clock:1.0 CLK.CLK CLK" *) (* X_INTERFACE_PARAMETER = "XIL_INTERFACENAME CLK.CLK, CLK_DOMAIN scu3_clk_0, FREQ_HZ 100000000, FREQ_TOLERANCE_HZ 0, INSERT_VIP 0, PHASE 0.0" *) output bram_port_b_clk;
其中加入了“FREQ_HZ 100000000”这个参数信息，保存后刷新，不再报错。
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